Оглавление
Системный журнал
-
Обзор SystemVerilog
- SystemVerilog – язык описания аппаратных средств, разработанный для проектирования микросхем.
- Стандарт IEEE 1800-2017 описывает язык и его применение в верификации и синтезе.
-
История и развитие
- Разработан в 1990-х годах для замены Verilog, который не поддерживал сложные конструкции.
- В 2005 году IEEE утвердила SystemVerilog как стандарт для описания аппаратных средств.
-
Особенности и синтаксис
- Поддерживает параллельное программирование и асинхронные процессы.
- Включает в себя функции для описания сложных логических конструкций и тестирования.
- Позволяет создавать параметризованные модули и использовать параметризованные задачи.
-
Совместимость и инструменты
- Большинство EDA-поставщиков поддерживают SystemVerilog, но не все инструменты полностью совместимы.
- Существуют сторонние поставщики SystemVerilog verification IP и инструменты для синтеза.
-
Применение и инструменты
- Широко используется в индустрии проектирования микросхем, включая Cadence, Mentor Graphics и Synopsys.
- Существуют инструменты для верификации и синтеза, а также сторонние библиотеки и фреймворки.
-
Библиография
- Спир, Крис, “SystemVerilog для верификации”, Спрингер, Нью-Йорк, Нью-Йоркский университет, ISBN 0-387-76529-8.
- Стюарт Сазерленд, Саймон Дэвидманн, Питер Флэйк, “Второе издание SystemVerilog для проектирования: Руководство по использованию SystemVerilog для проектирования и моделирования аппаратного обеспечения”, Спрингер, Нью-Йорк, Нью-Йорк, ISBN 0-387-33399-1.
- Бен Коэн, Шринивасан Венкатараманан, Аджита Кумари и Лиза Пайпер, Справочник по утверждениям SystemVerilog, 4-е издание, 2016 г., http://SystemVerilog.us.
- Бен Коэн, Шринивасан Венкатараманан и Аджита Кумари, Прагматичный подход к внедрению VMM, http://SystemVerilog.us.
- Эрик Селигман и Том Шуберт, Формальная верификация: необходимый инструментарий для проектирования современных СБИС, 24 июля 2015 г.
-
Ссылки
- Стандарт IEEE для SystemVerilog, версия 2017 года доступна бесплатно через программу IEEE GET.
- Руководство по проверке системы, Руководство по системному тестированию для начинающих.
- IEEE P1800 – Рабочая группа для SystemVerilog.
- Официальный сайт SystemVerilog, Технические комитеты SystemVerilog.
- Verilog AUTOs, EDA Playground, sverule, svUnit, sv2v – дополнительные инструменты и ресурсы для SystemVerilog.
Полный текст статьи: